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R
Detailed Description
Note that the DDR2_DQ signal names do not correlate because the FPGA uses IBM
notation, big endian, while the DDR2 DIMM uses Intel notation, little endian.
Table 2-5:
Connections from FPGA to DDR2 DIMM Interface (P48)
UCF Signal Name
DDR2_WE_N
DDR2_CAS_N
DDR2_RAS_N
DDR2_RST_N
DDR2_ODT
DDR2_LOOP (Bank 9)
DDR2_LOOP (Bank 11)
DDR2_DQSn[0]
DDR2_DQS[0]
DDR2_DQSn[1]
DDR2_DQS[1]
DDR2_DQSn[2]
DDR2_DQS[2]
DDR2_DQSn[3]
DDR2_DQS[3]
DDR2_DQSn[4]
DDR2_DQS[4]
DDR2_DQSn[5]
DDR2_DQS[5]
DDR2_DQSn[6]
DDR2_DQS[6]
DDR2_DQSn[7]
DDR2_DQS[7]
DDR2_A[0]
DDR2_A[1]
DDR2_A[2]
DDR2_A[3]
DDR2_A[4]
DDR2_A[5]
DDR2_A[6]
ML410 Embedded Development Platform
XC4FX60 Pin
(U37)
T31
R31
R32
AA26
AA25
M26
AB26
E29
F29
J29
K29
P26
P27
N32
P32
V27
W27
W30
W31
AH32
AG32
AE31
AE32
H28
K28
L28
M25
Y24
N27
AD26
Schematic Signal
Name
DDR2_WE_N
DDR2_CAS_N
DDR2_RAS_N
DDR2_RST_N
DDR2_ODT
-
-
DDR2_DQS[00]
DDR2_DQS[00]
DDR2_DQSn[01]
DDR2_DQS[01]
DDR2_DQSn[02]
DDR2_DQS[02]
DDR2_DQSn[03]
DDR2_DQS[03]
DDR2_DQSn[04]
DDR2_DQS[04]
DDR2_DQSn[05]
DDR2_DQS[05]
DDR2_DQSn[06]
DDR2_DQS[06]
DDR2_DQSn[07]
DDR2_DQS[07]
DDR2_A[00]
DDR2_A[01]
DDR2_A[02]
DDR2_A[03]
DDR2_A[04]
DDR2_A[05]
DDR2_A[06]
DDR2 DIMM
(P48)
73
74
192
18
195
-
-
6
7
15
16
27
28
36
37
83
84
92
93
104
105
113
114
188
183
63
182
61
60
180
33
UG085 (v1.7.2) December 11, 2008
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HW-V4-ML423-UNI-G-J
功能描述:EVALUATION PLATFORM VIRTEX-4 RoHS:是 类别:编程器，开发系统 >> 通用嵌入式开发板和套件（MCU、DSP、FPGA、CPLD等） 系列:Virtex®-4 产品培训模块:Blackfin® Processor Core Architecture Overview
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HW-V5GBE-DK-UNI-G-PROMO1
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